TÀI LIỆU HỌC TẬP VÀ ÔN TẬP: CẤU KIỆN ĐIỆN TỬ

CHƯƠNG 1: DIODE BÁN DẪN

1.1. Khái niệm và Thông số Cơ bản

Diode Chỉnh lưu:

Điện áp danh định ($U_D$).

Dòng chỉnh lưu trung bình cực đại ($I_{0 \max}$).

Công suất tiêu tán cực đại: $P_{D \max} = U_D \cdot I_0$.

Diode Ổn áp (Zener):

Điện áp danh định ($U_Z$), Điện áp đánh thủng ($U_{tt}$).

Dòng điện tối thiểu ($I_{Z \min}$), Dòng điện tối đa ($I_{Z \max}$).

Dòng điện danh định: $I_{Z0} = \frac{I_{Z \min} + I_{Z \max}}{2}$.

Công suất tiêu tán cực đại Zener: $P_{Z \max} = U_Z \cdot I_{Z \max}$.

1.2. Nguyên lý Làm việc & Đặc tuyến Vol-Ampere (VA)

Diode lý tưởng: Điện trở thuận bằng $0$, Điện trở ngược vô hạn ($\infty$).

Diode thực tế (Phương trình Shockley):

I_D = I_S * [ e^(U_D / (m * U_t)) - 1 ]Trong đó: $I_S$ là dòng ngược bão hòa; $U_D$ là điện áp thuận.

Điện áp mở Diode ($U_{D0}$): Diode chỉ bắt đầu dẫn điện mạnh khi điện áp đạt giá trị ngưỡng:

Germani (Ge): $U_{D0} = 0.3\text{V}$

Silic (Si): $U_{D0} = 0.7\text{V}$

Các vùng hoạt động:

Nhánh thuận: Ban đầu dòng nhỏ gần bằng $0$, sau $U_{D0}$ dòng tăng nhanh.

Nhánh ngược (Vùng cắt): Dòng ngược bão hòa $I_S$ rất nhỏ.

Vùng Zener (Đánh thủng do điện): Điện áp ngược đạt $U_Z$, dòng tăng đột ngột nhưng điện áp biến đổi rất ít. Tự khôi phục được khi dòng $I_Z \le I_{Z \max}$.

Vùng đánh thủng do nhiệt: Khi dòng ngược vượt quá $I_{Z \max}$, hỏng linh kiện không khôi phục được.

1.3. Mô hình Sơ đồ Tương đương & Ứng dụng

Mô hình Diode Lý tưởng: Xem như khóa chuyển mạch mở/đóng. (Điều kiện: $R_{th} + R_t \gg r_D$ và $U_{th} \gg U_{D0}$).

Mô hình Tuyến tính hóa từng đoạn: Bao gồm điện áp mở $U_{D0}$, điện trở $r_D$ mắc nối tiếp với Diode lý tưởng.

Các mạch ứng dụng chính:

2.3. Các Phương pháp Phân cực một chiều (DC Bias)

Lưu ý: Luôn giả định $U_{BE} = 0.7\text{V}$ khi BJT hoạt động.

Phân cực Base (Dòng cố định):

$I_{BQ} = \frac{E_C - U_{BE}}{R_B}$

$I_{CQ} = \beta \cdot I_{BQ}$

$U_{CEQ} = E_C - I_{CQ} \cdot R_C$

Đánh giá: Điểm làm việc tĩnh $Q$ phụ thuộc nhiều vào nhiệt độ (khi $\beta$ thay đổi theo nhiệt độ).

Phân cực Emitter (Có điện trở $R_E$ ổn định nhiệt):

$I_{BQ} = \frac{E_C - U_{BE}}{R_B + (1+\beta)R_E}$

Thực tế với $(1+\beta)R_E \gg R_B$: $I_{CQ} \approx \frac{E_C - U_{BE}}{R_E}$

$U_{CEQ} = E_C - I_{CQ}(R_C + R_E)$

Đánh giá: Điểm $Q$ ổn định cao đối với sự thay đổi của nhiệt độ.

Phân cực Cầu phân áp (Voltage Divider Bias):

Biến đổi Thévenin ở cực Base:

E_th = E_C * [ R2 / (R1 + R2) ]

R_th = (R1 * R2) / (R1 + R2)

$I_{BQ} = \frac{E_{th} - U_{BE}}{R_{th} + (\beta + 1)R_E}$

Kênh N có sẵn, 2 bên cấy bán dẫn P tạo tiếp giáp PN.

Kênh N có sẵn, cực G cách ly với kênh bằng lớp $SiO_2$.

Chưa có kênh dẫn khi chưa phân cực, cực G cách ly bằng $SiO_2$.

Chế độ hoạt động

Chỉ hoạt động ở Chế độ nghèo ($U_{GS} \le 0$).

Hoạt động cả Chế độ nghèo ($U_{GS} < 0$) và giàu ($U_{GS} > 0$).

Chỉ hoạt động ở Chế độ giàu ($U_{GS} > U_T$).

Phương trình Dòng $I_D$

I_D = I_{DSS} \left(1 - \frac{U_{GS}}{U_P}ight)^2

I_D = I_{DSS} \left(1 - \frac{U_{GS}}{U_P}ight)^2

$I_D = k(U_{GS} - U_T)^2$

3.2. Đặc tuyến & Phân cực FET

Đặc tuyến ra $I_D = f(U_{DS})$ chia làm 3 vùng:

Vùng tuyến tính (Vùng điện trở thuần): $U_{DS}$ nhỏ.

Vùng bão hòa (Vùng thắt kênh): Dòng $I_D$ hầu như không đổi theo $U_{DS}$.

Vùng đánh thủng: $U_{DS}$ quá lớn làm hỏng FET.

Các phương pháp phân cực:

Điện áp cố định: Áp dụng cho JFET, DMOSFET, EMOSFET.

Tự phân cực ($U_{GSQ} = -I_{DQ} \cdot R_S$): Áp dụng cho JFET, DMOSFET (Không áp dụng cho EMOSFET do cần $U_{GS} > 0$).

Cầu phân áp: Áp dụng cho tất cả các loại FET.

Hồi tiếp điện áp ($U_{GSQ} = U_{DSQ}$): Áp dụng tốt cho EMOSFET.

CHƯƠNG 4: VI MẠCH TƯƠNG TỰ (OP-AMP)

4.1. Tiêu chí Lý tưởng & Tham số Cơ bản

Op-Amp Lý tưởng:

Trở kháng vào: $R_v = \infty \implies$ Dòng vào $I_v^+ = I_v^- = 0$.

Trở kháng ra: $R_{ra} = 0 \implies$ Điện áp ra không phụ thuộc tải.

Hệ số khuếch đại áp vòng hở: $K_u = \infty \implies U_v^+ = U_v^-$ (Ngắn mạch ảo).

Các tham số thực tế: Điện áp lệch không ($U_{v \text{ offset}}$), Dòng lệch không ($I_{v \text{ offset}}$), Tỷ số nén mode chung:

CMRR = K_vs / K_c(CMRR càng lớn thì khả năng chống nhiễu mode chung càng cao).

4.2. Hai Mạch Khuếch Đại Cơ Bản

Mạch Khuếch Đại Đảo

Mạch Khuếch Đại Không Đảo

Tín hiệu vào $U_v$ đưa vào đầu âm ($-$).

$V_{OL} \le 0.4\text{V}$; $V_{OH} \ge 2.4\text{V}$

$V_{IL} \le 1.5\text{V}$; $V_{IH} \ge 3.5\text{V}$

$V_{OL} \le 0.05\text{V}$; $V_{OH} \ge 4.95\text{V}$

Lề nhiễu (Noise Margin)

Hẹp hơn

Rất rộng $\implies$ Khả năng chống nhiễu vượt trội.

5.2. Các Cổng Logic Cơ Bản

Cổng OR: Đầu ra bằng 1 khi có ít nhất 1 đầu vào bằng 1 ($F = A + B$).

Cổng AND: Đầu ra bằng 1 khi tất cả đầu vào bằng 1 ($F = A \cdot B$).

Cổng NOT (Đảo): Đảo trạng thái logic ($F = \bar{A}$).

Cổng NAND & NOR: Kết hợp của AND/OR với cổng NOT.

5.3. Quy tắc Ghép Nối Các Vi Mạch Số

Điều kiện tổng quát: Điện áp ra mức cao/thấp của tầng trước phải nằm gọn trong khoảng điện áp vào cho phép mức cao/thấp tương ứng của tầng sau ($V_{OH \min} \ge V_{IH \min}$ và $V_{OL \max} \le V_{IL \max}$).

Ghép nối trực tiếp được:

TTL $\to$ CMOS (thấp, 5V/10V).

CMOS (5V/10V) $\to$ TTL.

Ghép nối KHI KHÔNG TƯƠNG THÍCH (Cần mạch đệm/kéo):

TTL (5V) $\to$ CMOS (5V/10V): Dùng điện trở kéo lên (Pull-up resistor $R \approx \text{vài } \text{k}\Omega$) nối lên nguồn $5\text{V}$ hoặc dùng IC TTL hở cực Collector (Open Collector).

CMOS (10V) $\to$ TTL (5V): Dùng thêm Transistor BJT NPN làm tầng đệm chuyển mức điện áp hoặc sử dụng IC đệm chuyên dụng CMOS (như IC đệm CMOS 4049/4050).